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Private GIT Repository
finished VHDL gen. (but have to test further
[blast.git] / lib / README.txt
index 225b83efc2b9c5c62b075a07fd44373b79a700ab..85c9ae371f725b365186f1404d0215a39be2d8ed 100644 (file)
@@ -7,7 +7,7 @@ XML description of a block model :
   - type : required
   - value : required if context = constant/generic, optionnal if context = wb, optional but not used if context = user/port
   - context : required
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   - value : required if context = constant/generic, optionnal if context = wb, optional but not used if context = user/port
   - context : required
-  - core : required if context = wb, not used for others. Possibles values : r or w. Specify if the parameter will be a register
+  - wishbone : required if context = wb, not used for others. Possibles values : r or w,keep_value,type_init. Specify if the parameter will be a register
     that is read by the core, i.e. an input port of the core, or written by the core.
 
 <inputs>, <outputs> attributes :
     that is read by the core, i.e. an input port of the core, or written by the core.
 
 <inputs>, <outputs> attributes :