lib/sources/clkdconvert_1024x8.vhd

   1 --------------------------------------------------------------------------------
   2 --    This file is owned and controlled by Xilinx and must be used solely     --
   3 --    for design, simulation, implementation and creation of design files     --
   4 --    limited to Xilinx devices or technologies. Use with non-Xilinx          --
   5 --    devices or technologies is expressly prohibited and immediately         --
   6 --    terminates your license.                                                --
   7 --                                                                            --
   8 --    XILINX IS PROVIDING THIS DESIGN, CODE, OR INFORMATION "AS IS" SOLELY    --
   9 --    FOR USE IN DEVELOPING PROGRAMS AND SOLUTIONS FOR XILINX DEVICES.  BY    --
  10 --    PROVIDING THIS DESIGN, CODE, OR INFORMATION AS ONE POSSIBLE             --
  11 --    IMPLEMENTATION OF THIS FEATURE, APPLICATION OR STANDARD, XILINX IS      --
  12 --    MAKING NO REPRESENTATION THAT THIS IMPLEMENTATION IS FREE FROM ANY      --
  13 --    CLAIMS OF INFRINGEMENT, AND YOU ARE RESPONSIBLE FOR OBTAINING ANY       --
  14 --    RIGHTS YOU MAY REQUIRE FOR YOUR IMPLEMENTATION.  XILINX EXPRESSLY       --
  15 --    DISCLAIMS ANY WARRANTY WHATSOEVER WITH RESPECT TO THE ADEQUACY OF THE   --
  16 --    IMPLEMENTATION, INCLUDING BUT NOT LIMITED TO ANY WARRANTIES OR          --
  17 --    REPRESENTATIONS THAT THIS IMPLEMENTATION IS FREE FROM CLAIMS OF         --
  18 --    INFRINGEMENT, IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A   --
  19 --    PARTICULAR PURPOSE.                                                     --
  20 --                                                                            --
  21 --    Xilinx products are not intended for use in life support appliances,    --
  22 --    devices, or systems.  Use in such applications are expressly            --
  23 --    prohibited.                                                             --
  24 --                                                                            --
  25 --    (c) Copyright 1995-2018 Xilinx, Inc.                                    --
  26 --    All rights reserved.                                                    --
  27 --------------------------------------------------------------------------------
  28 --------------------------------------------------------------------------------
  29 -- You must compile the wrapper file clkdconvert_1024x8.vhd when simulating
  30 -- the core, clkdconvert_1024x8. When compiling the wrapper file, be sure to
  31 -- reference the XilinxCoreLib VHDL simulation library. For detailed
  32 -- instructions, please refer to the "CORE Generator Help".
  33
  34 -- The synthesis directives "translate_off/translate_on" specified
  35 -- below are supported by Xilinx, Mentor Graphics and Synplicity
  36 -- synthesis tools. Ensure they are correct for your synthesis tool(s).
  37
  38 LIBRARY ieee;
  39 USE ieee.std_logic_1164.ALL;
  40 -- synthesis translate_off
  41 LIBRARY XilinxCoreLib;
  42 -- synthesis translate_on
  43 ENTITY clkdconvert_1024x8 IS
  44   PORT (
  45     rst : IN STD_LOGIC;
  46     wr_clk : IN STD_LOGIC;
  47     rd_clk : IN STD_LOGIC;
  48     din : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
  49     wr_en : IN STD_LOGIC;
  50     rd_en : IN STD_LOGIC;
  51     dout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
  52     full : OUT STD_LOGIC;
  53     empty : OUT STD_LOGIC
  54   );
  55 END clkdconvert_1024x8;
  56
  57 ARCHITECTURE clkdconvert_1024x8_a OF clkdconvert_1024x8 IS
  58 -- synthesis translate_off
  59 COMPONENT wrapped_clkdconvert_1024x8
  60   PORT (
  61     rst : IN STD_LOGIC;
  62     wr_clk : IN STD_LOGIC;
  63     rd_clk : IN STD_LOGIC;
  64     din : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
  65     wr_en : IN STD_LOGIC;
  66     rd_en : IN STD_LOGIC;
  67     dout : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
  68     full : OUT STD_LOGIC;
  69     empty : OUT STD_LOGIC
  70   );
  71 END COMPONENT;
  72
  73 -- Configuration specification
  74   FOR ALL : wrapped_clkdconvert_1024x8 USE ENTITY XilinxCoreLib.fifo_generator_v9_3(behavioral)
  75     GENERIC MAP (
  76       c_add_ngc_constraint => 0,
  77       c_application_type_axis => 0,
  78       c_application_type_rach => 0,
  79       c_application_type_rdch => 0,
  80       c_application_type_wach => 0,
  81       c_application_type_wdch => 0,
  82       c_application_type_wrch => 0,
  83       c_axi_addr_width => 32,
  84       c_axi_aruser_width => 1,
  85       c_axi_awuser_width => 1,
  86       c_axi_buser_width => 1,
  87       c_axi_data_width => 64,
  88       c_axi_id_width => 4,
  89       c_axi_ruser_width => 1,
  90       c_axi_type => 0,
  91       c_axi_wuser_width => 1,
  92       c_axis_tdata_width => 64,
  93       c_axis_tdest_width => 4,
  94       c_axis_tid_width => 8,
  95       c_axis_tkeep_width => 4,
  96       c_axis_tstrb_width => 4,
  97       c_axis_tuser_width => 4,
  98       c_axis_type => 0,
  99       c_common_clock => 0,
 100       c_count_type => 0,
 101       c_data_count_width => 10,
 102       c_default_value => "BlankString",
 103       c_din_width => 8,
 104       c_din_width_axis => 1,
 105       c_din_width_rach => 32,
 106       c_din_width_rdch => 64,
 107       c_din_width_wach => 32,
 108       c_din_width_wdch => 64,
 109       c_din_width_wrch => 2,
 110       c_dout_rst_val => "0",
 111       c_dout_width => 8,
 112       c_enable_rlocs => 0,
 113       c_enable_rst_sync => 1,
 114       c_error_injection_type => 0,
 115       c_error_injection_type_axis => 0,
 116       c_error_injection_type_rach => 0,
 117       c_error_injection_type_rdch => 0,
 118       c_error_injection_type_wach => 0,
 119       c_error_injection_type_wdch => 0,
 120       c_error_injection_type_wrch => 0,
 121       c_family => "spartan6",
 122       c_full_flags_rst_val => 1,
 123       c_has_almost_empty => 0,
 124       c_has_almost_full => 0,
 125       c_has_axi_aruser => 0,
 126       c_has_axi_awuser => 0,
 127       c_has_axi_buser => 0,
 128       c_has_axi_rd_channel => 0,
 129       c_has_axi_ruser => 0,
 130       c_has_axi_wr_channel => 0,
 131       c_has_axi_wuser => 0,
 132       c_has_axis_tdata => 0,
 133       c_has_axis_tdest => 0,
 134       c_has_axis_tid => 0,
 135       c_has_axis_tkeep => 0,
 136       c_has_axis_tlast => 0,
 137       c_has_axis_tready => 1,
 138       c_has_axis_tstrb => 0,
 139       c_has_axis_tuser => 0,
 140       c_has_backup => 0,
 141       c_has_data_count => 0,
 142       c_has_data_counts_axis => 0,
 143       c_has_data_counts_rach => 0,
 144       c_has_data_counts_rdch => 0,
 145       c_has_data_counts_wach => 0,
 146       c_has_data_counts_wdch => 0,
 147       c_has_data_counts_wrch => 0,
 148       c_has_int_clk => 0,
 149       c_has_master_ce => 0,
 150       c_has_meminit_file => 0,
 151       c_has_overflow => 0,
 152       c_has_prog_flags_axis => 0,
 153       c_has_prog_flags_rach => 0,
 154       c_has_prog_flags_rdch => 0,
 155       c_has_prog_flags_wach => 0,
 156       c_has_prog_flags_wdch => 0,
 157       c_has_prog_flags_wrch => 0,
 158       c_has_rd_data_count => 0,
 159       c_has_rd_rst => 0,
 160       c_has_rst => 1,
 161       c_has_slave_ce => 0,
 162       c_has_srst => 0,
 163       c_has_underflow => 0,
 164       c_has_valid => 0,
 165       c_has_wr_ack => 0,
 166       c_has_wr_data_count => 0,
 167       c_has_wr_rst => 0,
 168       c_implementation_type => 2,
 169       c_implementation_type_axis => 1,
 170       c_implementation_type_rach => 1,
 171       c_implementation_type_rdch => 1,
 172       c_implementation_type_wach => 1,
 173       c_implementation_type_wdch => 1,
 174       c_implementation_type_wrch => 1,
 175       c_init_wr_pntr_val => 0,
 176       c_interface_type => 0,
 177       c_memory_type => 1,
 178       c_mif_file_name => "BlankString",
 179       c_msgon_val => 1,
 180       c_optimization_mode => 0,
 181       c_overflow_low => 0,
 182       c_preload_latency => 1,
 183       c_preload_regs => 0,
 184       c_prim_fifo_type => "1kx18",
 185       c_prog_empty_thresh_assert_val => 2,
 186       c_prog_empty_thresh_assert_val_axis => 1022,
 187       c_prog_empty_thresh_assert_val_rach => 1022,
 188       c_prog_empty_thresh_assert_val_rdch => 1022,
 189       c_prog_empty_thresh_assert_val_wach => 1022,
 190       c_prog_empty_thresh_assert_val_wdch => 1022,
 191       c_prog_empty_thresh_assert_val_wrch => 1022,
 192       c_prog_empty_thresh_negate_val => 3,
 193       c_prog_empty_type => 0,
 194       c_prog_empty_type_axis => 0,
 195       c_prog_empty_type_rach => 0,
 196       c_prog_empty_type_rdch => 0,
 197       c_prog_empty_type_wach => 0,
 198       c_prog_empty_type_wdch => 0,
 199       c_prog_empty_type_wrch => 0,
 200       c_prog_full_thresh_assert_val => 1021,
 201       c_prog_full_thresh_assert_val_axis => 1023,
 202       c_prog_full_thresh_assert_val_rach => 1023,
 203       c_prog_full_thresh_assert_val_rdch => 1023,
 204       c_prog_full_thresh_assert_val_wach => 1023,
 205       c_prog_full_thresh_assert_val_wdch => 1023,
 206       c_prog_full_thresh_assert_val_wrch => 1023,
 207       c_prog_full_thresh_negate_val => 1020,
 208       c_prog_full_type => 0,
 209       c_prog_full_type_axis => 0,
 210       c_prog_full_type_rach => 0,
 211       c_prog_full_type_rdch => 0,
 212       c_prog_full_type_wach => 0,
 213       c_prog_full_type_wdch => 0,
 214       c_prog_full_type_wrch => 0,
 215       c_rach_type => 0,
 216       c_rd_data_count_width => 10,
 217       c_rd_depth => 1024,
 218       c_rd_freq => 1,
 219       c_rd_pntr_width => 10,
 220       c_rdch_type => 0,
 221       c_reg_slice_mode_axis => 0,
 222       c_reg_slice_mode_rach => 0,
 223       c_reg_slice_mode_rdch => 0,
 224       c_reg_slice_mode_wach => 0,
 225       c_reg_slice_mode_wdch => 0,
 226       c_reg_slice_mode_wrch => 0,
 227       c_synchronizer_stage => 2,
 228       c_underflow_low => 0,
 229       c_use_common_overflow => 0,
 230       c_use_common_underflow => 0,
 231       c_use_default_settings => 0,
 232       c_use_dout_rst => 1,
 233       c_use_ecc => 0,
 234       c_use_ecc_axis => 0,
 235       c_use_ecc_rach => 0,
 236       c_use_ecc_rdch => 0,
 237       c_use_ecc_wach => 0,
 238       c_use_ecc_wdch => 0,
 239       c_use_ecc_wrch => 0,
 240       c_use_embedded_reg => 0,
 241       c_use_fifo16_flags => 0,
 242       c_use_fwft_data_count => 0,
 243       c_valid_low => 0,
 244       c_wach_type => 0,
 245       c_wdch_type => 0,
 246       c_wr_ack_low => 0,
 247       c_wr_data_count_width => 10,
 248       c_wr_depth => 1024,
 249       c_wr_depth_axis => 1024,
 250       c_wr_depth_rach => 16,
 251       c_wr_depth_rdch => 1024,
 252       c_wr_depth_wach => 16,
 253       c_wr_depth_wdch => 1024,
 254       c_wr_depth_wrch => 16,
 255       c_wr_freq => 1,
 256       c_wr_pntr_width => 10,
 257       c_wr_pntr_width_axis => 10,
 258       c_wr_pntr_width_rach => 4,
 259       c_wr_pntr_width_rdch => 10,
 260       c_wr_pntr_width_wach => 4,
 261       c_wr_pntr_width_wdch => 10,
 262       c_wr_pntr_width_wrch => 4,
 263       c_wr_response_latency => 1,
 264       c_wrch_type => 0
 265     );
 266 -- synthesis translate_on
 267 BEGIN
 268 -- synthesis translate_off
 269 U0 : wrapped_clkdconvert_1024x8
 270   PORT MAP (
 271     rst => rst,
 272     wr_clk => wr_clk,
 273     rd_clk => rd_clk,
 274     din => din,
 275     wr_en => wr_en,
 276     rd_en => rd_en,
 277     dout => dout,
 278     full => full,
 279     empty => empty
 280   );
 281 -- synthesis translate_on
 282
 283 END clkdconvert_1024x8_a;