top_group.vhd

   1  -- VHDL generated automatically for top_group --
   2
   3 library IEEE;
   4 use IEEE.STD_LOGIC_1164.all;
   5 use IEEE.numeric_std.all;
   6 entity top_group is
   7   port (
   8     -- clk/rst
   9     ext_clk : in std_logic;
  10     ext_reset : in std_logic;
  11     -- input data ports
  12
  13     -- input control ports
  14
  15     -- output data ports
  16
  17     -- output control ports
  18
  19     );
  20
  21 end top_group;
  22