lib/implementations/clkrstgen_impl.xml

   1 <!DOCTYPE checker>
   2 <block_impl ref_name="clkrstgen.xml" ref_md5="">
   3   <comments>
   4     <author lastname="Domas" mail="sdomas@univ-fcomte.fr" firstname="Stephane"/>
   5     <log creation="2018-05-02">
   6     </log>
   7     <notes>
   8     </notes>
   9   </comments>
  10   <libraries>
  11     <library name="ieee">
  12       <package name="std_logic_1164" use="all"/>
  13       <package name="numeric_std" use="all"/>
  14     </library>
  15   </libraries>
  16   <architecture>
  17 signal dly       : std_logic := '0';
  18 signal rst       : std_logic := '0';
  19
  20 begin
  21
  22   process(ext_clk)
  23   begin
  24     if(rising_edge(ext_clk)) then
  25       dly &lt;= (not(ext_reset) and dly and not(rst))
  26              or (not(ext_reset) and not(dly) and rst);
  27
  28       rst &lt;= (not(ext_reset) and not(dly) and not(rst));
  29     end if;
  30   end process;
  31
  32   clk   &lt;= ext_clk;
  33   reset &lt;= rst xor invert_reset;
  34 </architecture>
  35 </block_impl>