lib/sources/ram_dp_2048x8.vhd

   1 --------------------------------------------------------------------------------
   2 --    This file is owned and controlled by Xilinx and must be used solely     --
   3 --    for design, simulation, implementation and creation of design files     --
   4 --    limited to Xilinx devices or technologies. Use with non-Xilinx          --
   5 --    devices or technologies is expressly prohibited and immediately         --
   6 --    terminates your license.                                                --
   7 --                                                                            --
   8 --    XILINX IS PROVIDING THIS DESIGN, CODE, OR INFORMATION "AS IS" SOLELY    --
   9 --    FOR USE IN DEVELOPING PROGRAMS AND SOLUTIONS FOR XILINX DEVICES.  BY    --
  10 --    PROVIDING THIS DESIGN, CODE, OR INFORMATION AS ONE POSSIBLE             --
  11 --    IMPLEMENTATION OF THIS FEATURE, APPLICATION OR STANDARD, XILINX IS      --
  12 --    MAKING NO REPRESENTATION THAT THIS IMPLEMENTATION IS FREE FROM ANY      --
  13 --    CLAIMS OF INFRINGEMENT, AND YOU ARE RESPONSIBLE FOR OBTAINING ANY       --
  14 --    RIGHTS YOU MAY REQUIRE FOR YOUR IMPLEMENTATION.  XILINX EXPRESSLY       --
  15 --    DISCLAIMS ANY WARRANTY WHATSOEVER WITH RESPECT TO THE ADEQUACY OF THE   --
  16 --    IMPLEMENTATION, INCLUDING BUT NOT LIMITED TO ANY WARRANTIES OR          --
  17 --    REPRESENTATIONS THAT THIS IMPLEMENTATION IS FREE FROM CLAIMS OF         --
  18 --    INFRINGEMENT, IMPLIED WARRANTIES OF MERCHANTABILITY AND FITNESS FOR A   --
  19 --    PARTICULAR PURPOSE.                                                     --
  20 --                                                                            --
  21 --    Xilinx products are not intended for use in life support appliances,    --
  22 --    devices, or systems.  Use in such applications are expressly            --
  23 --    prohibited.                                                             --
  24 --                                                                            --
  25 --    (c) Copyright 1995-2017 Xilinx, Inc.                                    --
  26 --    All rights reserved.                                                    --
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  28 --------------------------------------------------------------------------------
  29 -- You must compile the wrapper file ram_dp_2048x8.vhd when simulating
  30 -- the core, ram_dp_2048x8. When compiling the wrapper file, be sure to
  31 -- reference the XilinxCoreLib VHDL simulation library. For detailed
  32 -- instructions, please refer to the "CORE Generator Help".
  33
  34 -- The synthesis directives "translate_off/translate_on" specified
  35 -- below are supported by Xilinx, Mentor Graphics and Synplicity
  36 -- synthesis tools. Ensure they are correct for your synthesis tool(s).
  37
  38 LIBRARY ieee;
  39 USE ieee.std_logic_1164.ALL;
  40 -- synthesis translate_off
  41 LIBRARY XilinxCoreLib;
  42 -- synthesis translate_on
  43 ENTITY ram_dp_2048x8 IS
  44   PORT (
  45     clka : IN STD_LOGIC;
  46     wea : IN STD_LOGIC_VECTOR(0 DOWNTO 0);
  47     addra : IN STD_LOGIC_VECTOR(10 DOWNTO 0);
  48     dina : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
  49     douta : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
  50     clkb : IN STD_LOGIC;
  51     web : IN STD_LOGIC_VECTOR(0 DOWNTO 0);
  52     addrb : IN STD_LOGIC_VECTOR(10 DOWNTO 0);
  53     dinb : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
  54     doutb : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)
  55   );
  56 END ram_dp_2048x8;
  57
  58 ARCHITECTURE ram_dp_2048x8_a OF ram_dp_2048x8 IS
  59 -- synthesis translate_off
  60 COMPONENT wrapped_ram_dp_2048x8
  61   PORT (
  62     clka : IN STD_LOGIC;
  63     wea : IN STD_LOGIC_VECTOR(0 DOWNTO 0);
  64     addra : IN STD_LOGIC_VECTOR(10 DOWNTO 0);
  65     dina : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
  66     douta : OUT STD_LOGIC_VECTOR(7 DOWNTO 0);
  67     clkb : IN STD_LOGIC;
  68     web : IN STD_LOGIC_VECTOR(0 DOWNTO 0);
  69     addrb : IN STD_LOGIC_VECTOR(10 DOWNTO 0);
  70     dinb : IN STD_LOGIC_VECTOR(7 DOWNTO 0);
  71     doutb : OUT STD_LOGIC_VECTOR(7 DOWNTO 0)
  72   );
  73 END COMPONENT;
  74
  75 -- Configuration specification
  76   FOR ALL : wrapped_ram_dp_2048x8 USE ENTITY XilinxCoreLib.blk_mem_gen_v7_3(behavioral)
  77     GENERIC MAP (
  78       c_addra_width => 11,
  79       c_addrb_width => 11,
  80       c_algorithm => 1,
  81       c_axi_id_width => 4,
  82       c_axi_slave_type => 0,
  83       c_axi_type => 1,
  84       c_byte_size => 9,
  85       c_common_clk => 1,
  86       c_default_data => "0",
  87       c_disable_warn_bhv_coll => 0,
  88       c_disable_warn_bhv_range => 0,
  89       c_enable_32bit_address => 0,
  90       c_family => "spartan6",
  91       c_has_axi_id => 0,
  92       c_has_ena => 0,
  93       c_has_enb => 0,
  94       c_has_injecterr => 0,
  95       c_has_mem_output_regs_a => 0,
  96       c_has_mem_output_regs_b => 0,
  97       c_has_mux_output_regs_a => 0,
  98       c_has_mux_output_regs_b => 0,
  99       c_has_regcea => 0,
 100       c_has_regceb => 0,
 101       c_has_rsta => 0,
 102       c_has_rstb => 0,
 103       c_has_softecc_input_regs_a => 0,
 104       c_has_softecc_output_regs_b => 0,
 105       c_init_file => "BlankString",
 106       c_init_file_name => "no_coe_file_loaded",
 107       c_inita_val => "0",
 108       c_initb_val => "0",
 109       c_interface_type => 0,
 110       c_load_init_file => 0,
 111       c_mem_type => 2,
 112       c_mux_pipeline_stages => 0,
 113       c_prim_type => 1,
 114       c_read_depth_a => 2048,
 115       c_read_depth_b => 2048,
 116       c_read_width_a => 8,
 117       c_read_width_b => 8,
 118       c_rst_priority_a => "CE",
 119       c_rst_priority_b => "CE",
 120       c_rst_type => "SYNC",
 121       c_rstram_a => 0,
 122       c_rstram_b => 0,
 123       c_sim_collision_check => "ALL",
 124       c_use_bram_block => 0,
 125       c_use_byte_wea => 0,
 126       c_use_byte_web => 0,
 127       c_use_default_data => 1,
 128       c_use_ecc => 0,
 129       c_use_softecc => 0,
 130       c_wea_width => 1,
 131       c_web_width => 1,
 132       c_write_depth_a => 2048,
 133       c_write_depth_b => 2048,
 134       c_write_mode_a => "WRITE_FIRST",
 135       c_write_mode_b => "WRITE_FIRST",
 136       c_write_width_a => 8,
 137       c_write_width_b => 8,
 138       c_xdevicefamily => "spartan6"
 139     );
 140 -- synthesis translate_on
 141 BEGIN
 142 -- synthesis translate_off
 143 U0 : wrapped_ram_dp_2048x8
 144   PORT MAP (
 145     clka => clka,
 146     wea => wea,
 147     addra => addra,
 148     dina => dina,
 149     douta => douta,
 150     clkb => clkb,
 151     web => web,
 152     addrb => addrb,
 153     dinb => dinb,
 154     doutb => doutb
 155   );
 156 -- synthesis translate_on
 157
 158 END ram_dp_2048x8_a;