finished VHDL gen

finished VHDL gen. (but have to test further

nearly finished GroupBlock VHDL gen

started VHDL generation of GroupBlock

wipe some useluess files

started top group gen, added project subdirs

started top group gen, added project subdirs

added sources managment

moved vhdl gen. into block

moved generate vhdl methods

after merge

added new project dialog

debugged clk/rst auto conn

correct bug with clkrstgen

add clk/rst to groups

add graph modif, progress on vhdl generation

modif in VHDLConverter

changes in output pattern comput

changed VHDL converter

changed name of the class that converts VHDL -> XML

corrected some warnings

modifying pattern methods to throw exceptions

finished compat. computation

patter compat continued

added admittance computation

modified pattern to use only QMap

pattern comput done

added generator-cst

started adding delta comput

started to include patterns in implementation

added patterns and started OP computation

changed connection process

correct relative positionning of source/group

source connection ok

added an example of source block

added source items

start modifying read/write blocks and project to take into account control ifaces

added creation of control ifaces

adding show/hide wb ifaces

begun integration of control ifaces

adding blast in gitignore

adding xsd files to master

adding xsd files to master

added impl xsd + patterns in impls

removed level attribute from interface

removed leve attr. from interfaces

loading project corrected

removing save from repo

adding save to gitignore

insert/move/remove block/groups/interface done. Next to fo: loading project file

correcting bugs but still exsitings

1st commit of all files

1st commit of all files

1st commit of all files

1st commit of all files

1st commit in order to initialiaze the remote repository